Los futuros FPGA de 7 nm de Intel utilizarán el apilamiento 3D de Fovero

Uno de los principales campos de batalla para los productos semiconductores líderes en el futuro será la tecnología de empaque: la integración de múltiples elementos de silicio en el mismo paquete con alto ancho de banda y conexiones de baja potencia será una forma, según Intel, de extender los aspectos de desempeño de la Ley de Moore en la próxima década. Intel tiene tres piezas nuevas en su cartera de envases avanzados: EMIB, Foveros y ODI. En Intel Architecture Day 2020, supimos que la próxima generación de productos FPGA de Intel, basada en el futuro proceso de fabricación de 7 nm de Intel, integrará EMIB de la generación actual y el apilamiento 3D de Fovero.

EMIB, o puente de interconexión de múltiples matrices integrado, es esencialmente una pieza de silicio incrustada en un sustrato de PCB que permite que un chip de silicio se conecte a él de una manera muy ajustada. Se pueden conectar dos bits de silicio a un solo EMIB, lo que permite una conexión rápida punto a punto con bajo consumo de energía. Hemos visto EMIB utilizado con Kaby Lake-G, los FPGA Stratix 10 GX 10M y para las próximas variaciones de Intel X.mi Portafolio gráfico como Ponte Vecchio y X.mi-HP. Intel también ha lanzado una versión sin licencia de EMIB llamada AIB, que tiene su propia ruta de actualización de generación a generación para su uso en la industria en general.

Foveros es la tecnología de apilamiento 3D die-to-die de Intel que permite que dos bits de silicio se conecten uno encima del otro, nuevamente en una implementación de alto ancho de banda y bajo consumo de energía. Foveros se utiliza actualmente en el procesador móvil Lakefield de Intel y se ha anunciado para productos futuros como Ponte Vecchio. Ahora tenemos uno más para agregar a esta lista: FPGA.

Aparte del proceso de 7 nm de Intel, que se supone que debe apilarse en un chip base que contiene las conexiones de E / S y DDR de HBM, no hay detalles claros sobre lo que tendrían los FPGA de próxima generación. Supongo que el objetivo aquí es tener un chip base común para un rango de tamaños de FPGA, y luego se podrían hacer diferentes variantes del FPGA de 7nm dependiendo de las necesidades del cliente o debido a la producción, posiblemente debido al rendimiento. o costo o similar, para apilarse en la parte superior. Técnicamente, Intel llama a cualquier producto con EMIB y Foveros un producto "Co-EMIB", y esto cae bajo esa designación. Uno de los nuevos elementos a los que pueden acceder las FPGA de 7nm es un nuevo módulo transceptor 224G PAM4 que Intel está optimizando y validando actualmente.

No está claro cuándo exactamente estos nuevos FPGA de 7 nm llegarán al mercado. Las presentaciones de diapositivas de Intel muestran una hoja de ruta en la que los FPGA Agilex actuales de 10 nm son los productos principales para 2021/2022. Por lo tanto, podríamos mirar en 2023 o más tarde para estos diseños. Están lo suficientemente lejos como para que Intel no los tenga en la siguiente hoja de ruta:

Unas palabras sobre ODI o interconexión omnidireccional. Al construir un chip con Foveros, el chip de computación de alto rendimiento a menudo tiene que estar en la parte superior por razones térmicas, pero la potencia de ese chip de computación tiene que pasar por el chip base para llegar al chip de computación. Esto también significa que las fichas superiores son más pequeñas que las inferiores. ODI resuelve este problema permitiendo que el chip superior "cuelgue" sobre el borde de una manera autoportante, de modo que las conexiones de alimentación puedan elevarse desde el sustrato base directamente al chip informático. Si hay suficientes conexiones de energía, estas conexiones también pueden ser conexiones de datos de gran ancho de banda. Esto tiene ventajas adicionales en términos de integridad de la señal, pero también complicaciones en términos de fabricación y diseño.

Suponemos que ODI se utilizará inicialmente en el área de troqueles pequeños, posiblemente en las generaciones futuras de diseños de Lakefield, en lugar de en FPGA.

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