Nuevas tecnologías (Infineon, EdgeQ, Samsung)

8:22 p.m. EDT - ¡Bienvenido a Hot Chips! Esta es la conferencia anual sobre el último, mejor y próximo gran silicio que nos entusiasma a todos. Manténgase actualizado con nuestros blogs en vivo regulares de AnandTech los lunes y martes.

8:22 p.m. EDT - Empiece aquí en unos 10 minutos.

8:30 p.m. EDT - Debería estar comenzando

8:32 p.m. EDT - Lo primero y más importante es Infineon

8:32 p.m. EDT - Desafíos automotrices de próxima generación

8:33 p.m. EDT - escalemos una montaña

8:33 p.m. EDT - ¡Literalmente, sube una montaña!

8:34 p.m. EDT - Tecnologías en desarrollo: batería, sensores, IA

8:35 pm EDT - Arquitecturas adaptables con alta disponibilidad sin afectar el legado

8:35 pm EDT - Aprendizaje automático: informática específica de la carga de trabajo

8:35 pm EDT - aceleradores de seguridad rápidos para autenticación

8:36 p.m. EDT - Evolución de la arquitectura electrónica

8:36 p.m. EDT - Conectividad - ataques lógicos, suplantación de identidad - cada conexión es un vector de ataque

8:36 p.m. EDT - Necesita un sistema a prueba de fallas

8:38 p.m. EDT - En el camino hacia futuras arquitecturas con una red troncal Ethernet y una computadora central

8:38 p.m. EDT - También ayuda a reducir costos

8:38 p.m. EDT - Arquitectura Infineon Aurix y Tricore

8:38 p.m. EDT - Diseñado hace unas dos décadas - Tricore

8:38 p.m. EDT - Aurix en producción desde 2015, Tricore desde 1995

8:39 PM EDT - Adición de funciones modernas a lo largo del tiempo.

8:39 PM EDT - 500 MHz en la última generación

8:39 PM EDT - nuevos aceleradores - procesamiento paralelo, DSP mejorados

8:40 p.m. EDT - ASIL D seguridad, estándares de seguridad

8:40 p.m. EDT - Aislamiento de hardware a nivel de núcleo, 8 máquinas virtuales por núcleo e hipervisor

8:40 p.m. EDT - Protección de acceso de grano fino, protección DMA

8:41 p.m. EDT - 2 x 5 Gbit Ethernet, soporte MACsec acelerado, aceleración de hardware para cifrado

8:41 p.m. EDT - dos carriles PCIe 3.0 x1

8:42 p.m. EDT - Diseño completo de la arquitectura de la CPU

8:42 p.m. EDT - seis núcleos a 500 MHz

8:42 p.m. EDT - Depurar y rastrear

8:42 p.m. EDT - SIMD Vector DSP y núcleo escalar

8:42 p.m. EDT - Unidad de procesamiento paralelo ARC EV71FS

8:43 p.m. EDT - pila de software

8:44 p.m. EDT - Seguridad - Clústeres de seguridad

8:57 pm EDT - Admite cifrado automotriz, detección de intrusiones, físico o digital

8:57 pm EDT - Lo siento, Internet no funciona durante 10 minutos, el ISP no funciona

8:58 p.m. EDT - Especialmente en la sección de preguntas y respuestas de esta charla. Reduciré las pérdidas y esperaré la próxima conferencia en 2 minutos.

9:02 p.m. EDT - La segunda conversación es EdgeQ - Redes de acceso de radio RISC-V 5G abiertas

9:03 p.m. EDT - Una de las empresas emergentes

9:04 p.m. EDT - Primer SoC programable por software para AI y 5G

9:04 p.m. EDT - Estación base 5G en un solo chip

9:04 p.m. EDT - Se lanzaron más de 50 SoC, se enviaron 2 mil millones de módems, $ 100 mil millones en ingresos generados

9:05 p.m. EDT - Estuvo en sigilo hasta finales del año pasado.

9:05 p.m. EDT - RAN de próxima generación

9:06 p.m. EDT - La creación de bandas para 5G es importante

9:06 p.m. EDT - Progreso de 5G RAN a lo largo del tiempo

9:07 pm EDT - OpenRAN con hardware disponible comercialmente

9:07 pm EDT - Migración a un modelo nativo de la nube

9:08 pm EDT - Unidad central, unidad distribuida, unidad de radio

9:08 pm EDT - procesamiento de la señal

9:09 pm EDT - Requiere planificación del usuario

9:09 pm EDT - Varias RU en una unidad central

9:10 p.m. EDT - DU es una arquitectura híbrida: hardware especial mixto o hardware general

9:10 p.m. EDT - Lo que se necesita son las interfaces abiertas entre las secciones individuales.

9:11 PM EDT - DSP de banda base programable 5G

9:12 pm EDT - hay un EdgeQ en la unidad de radio

9:12 pm EDT - La unidad distribuida tiene varios chips EdgeQ para el procesamiento de señales

9:13 pm EDT - Desarrollo de un SoC convergente

9:13 pm EDT - Necesita un motor DSP programable

9:14 pm EDT - RISC-V con más de 50 instrucciones definidas por el usuario

9:14 pm EDT - Subsistema de CPU de brazo de ocho núcleos Neoverse

9:14 pm EDT - Acelerador, subsistema de E / S, PCIe, USB, Ethernet

9:14 pm EDT - Cadena de herramientas GNU

9:14 pm EDT - Masivamente paralelo

9:17 pm EDT - Admite múltiples configuraciones y es actualizable por software

9:17 pm EDT - Beamforming, otras operaciones intensivas

9:18 pm EDT - Conecte hasta 4 chips para hasta 40 Gbit / s

9:18 pm EDT - Vida útil de un paquete dentro de un chip

9:20 pm EDT - "Grave alteración con 5G y ORAN"

9:20 pm EDT - Ensayar ahora

9:21 pm EDT - Tiempo de preguntas y respuestas

9:22 pm EDT - P: Nodo de proceso - A: No se divulgará públicamente, pero TSMC FinFet

9:22 pm EDT - P: ¿Núcleos de Neoverse? A: E1, a 2 GHz

9:23 pm EDT - P: ¿Rango de TDP? R: No lo revele. Estación base incomparable. El desempeño es pobre. Muy competitivo para esta implementación. Quizás en su adolescencia

9:23 pm EDT - P: RISC-V y Arm, ¿qué es la base RISC-V? R: IP de licencia de Andes, pero la funcionalidad es personalizada

9:30 p.m. EDT - Hora de Samsung

9:30 p.m. EDT - HBM2-PIM

9:32 p.m. EDT - He estado trabajando en PIM con proveedores durante un tiempo.

9:33 PM EDT - ¿Qué es PIM? En lugar de mover datos a la CPU o al acelerador para operaciones básicas, lo haces bien en la memoria.

9:33 PM EDT - La prueba de concepto PIM es difícil, hasta ahora solo Samsung

9:34 pm EDT - Diseñado para incorporarse a las soluciones actuales

9:34 pm EDT - Ampliación de la pirámide de almacenamiento

9:35 pm EDT - Aquabolt-XL, memoria PIM de primera generación a nivel de sistema basada en HBM2 Aquabolt

9:36 p.m. EDT - Cargas de trabajo vinculadas al almacenamiento como IA

9:37 pm EDT - ¿O quizás cripto?

9:37 pm EDT - 2x rendimiento del sistema al 70% de energía

9:38 pm EDT - La unidad PIM tiene 3 unidades

9:38 pm EDT - FP16 SIMD, controlador y archivos de registro

9:39 PM EDT - Sin efectos de sincronización adicionales en la memoria

9:39 PM EDT - Aún específico de Samsung, trabajando con JEDEC para la especificación correcta

9:40 p.m. EDT - Funciona utilizando técnicas de señalización actuales sin gastos generales.

9:41 pm EDT - Utilice reemplazos de biblioteca PIM para AI y recompile

9:41 pm EDT - Python, BLAS, GEMM

9:42 pm EDT - Bloques de ejecución PIM

9:42 pm EDT - La pila HBM2 8Hi tiene 4 matrices PIM + 4 HBM

9:42 pm EDT - El ancho de banda de computación es de 1,23 TB / sy 4,92 TB / s fuera del chip + en el chip

9:43 pm EDT - Pruebas de referencia sintéticas

9:44 p.m. EDT - Mejor aumento de rendimiento en Charge 1

9:44 p.m. EDT - + 5,4% de rendimiento en comparación con HBM normal

9:45 pm EDT - ¿Eso es capacidad ISO?

9:46 PM EDT - Evaluación con rendimiento reducido en general

9:46 PM EDT - Reducción del tiempo de ejecución y el rendimiento general del sistema

9:46 PM EDT - Procesamiento natural del lenguaje

9:47 p.m. EDT - Modelo Xilinx con HBM2-PIM, ¿llegará en septiembre?

9:47 p.m. EDT - Resultados de la prueba U280 + PIM

9:48 p.m. EDT - Redes neuronales

9:48 p.m. EDT - 3.4x potencia / vatio

9:49 PM EDT - También se puede aplicar a LPDDR5, p. Ej. B. LPDDR5X-6400

9:49 PM EDT - basado en resultados de simulación

9:50 p.m. EDT - Casos de uso para cámaras

9:51 pm EDT - PIM de nivel DIMM

9:51 pm EDT - Compatible con DDR4 / DDR5

9:51 pm EDT - Necesita un búfer

9:52 p.m. EDT - Búferes AXDIMM

9:52 p.m. EDT - sistema de evaluación

9:53 p.m. EDT - Estos tableros complementarios se ven divertidos

9:53 p.m. EDT - puedo tener uno

9:53 p.m. EDT - PoC en un servidor Broadwell

9:54 p.m. EDT - GDDR6 y HBM3 en el futuro

9:55 pm EDT - HBM3 tendrá FP16 y FP32, actualmente solo INT8 e INT16

9:55 pm EDT - Intentar introducir el estándar JEDEC con HBM3 a través de la primera especificación al final del año.

9:55 pm EDT - Tiempo de preguntas y respuestas

9:56 pm EDT - P: ¿Cómo gestiona PIM la coherencia con el anfitrión? R: Memory Vision se pagina en lugar de almacenar en caché, pero estas aplicaciones tienen una capacidad de reutilización de datos deficiente

9:58 pm EDT - P: ¿El software necesita saber que HBM-PIM está disponible? R: Sí, hay que volver a compilarlo.

10:01 p.m. EDT - F: + 5,4% de potencia es capacidad de aislamiento A: No contestado y anulado

10:02 p.m. EDT - ¡Eso es todo por hoy! ¡Vuelve mañana!

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