Primero en 5 nm con CPU N2

Ha pasado poco más de un año desde que cubrimos los procesadores de infraestructura OCTEON TX2 de Marvell, y desde entonces el ecosistema se ha movido extremadamente rápido, tanto dentro como fuera de Marvell. Hoy cubrimos la nueva generación de la familia OCTEON 10-DPU, una familia completamente nueva de SoC que se basa en el nodo de proceso de 5 nm de TSMC y que también presenta los nuevos procesadores Neoverse N2 de Arm por primera vez.

Comenzando con un poco de historia y nomenclatura, Marvell adoptó el término "DPU" para esta clase de tipos de chips y aceleradores. Las generaciones anteriores OCTEON TX y OCTEON TX2 ya eran DPU en todo excepto en el nombre, que solía denominarse "procesadores de infraestructura". Con la creciente popularidad del término en la industria recientemente, así como el apoyo de soluciones competitivas, el término DPU ahora parece ser una nomenclatura ampliamente aceptada para este tipo de diseño de chip versátil, que se define por el hecho de que es una unidad que ayuda a procesar y mover datos mientras viajan por la red.

Comenzando con una descripción general, el nuevo OCTEON 10 generalmente ofrece la misma gama versátil de bloques de construcción que vimos en la generación anterior, esta vez actualizado a los nuevos bloques de IP de última generación y también presenta algunas características nuevas como la máquina integrada y motor de inferencia de aprendizaje, nuevos procesadores en línea y criptográficos, así como procesadores de paquetes vectoriales, todos los cuales se pueden operar de manera virtualizada.

Este es también el primer diseño de silicio TSMC-N5P de Marvell, en realidad la primera DPU de su tipo en el nuevo proceso, y también la primera implementación de Neoverse N2 anunciada públicamente que ofrece las últimas capacidades de E / S PCIe 5.0, así como soporte DDR5.

Lo que Marvell ve como una adición importante a la DPU comienza con un nuevo motor ML interno. Marvell había declarado que el diseño de la IP se diseñó originalmente para un acelerador de inferencia dedicado y se completó el año pasado, pero Marvell decidió no llevarlo al mercado debido al panorama competitivo extremadamente concurrido. En cambio, Marvell optó por integrar el acelerador ML en sus chips OCTEON DPU. Marvell señala aquí que es extremadamente importante tener el acelerador de inferencia en el mismo chip de silicio monolítico integrado en la canalización de datos para lograr la baja latencia para un procesamiento de mayor rendimiento requerido para este tipo de caso de uso de flujo de datos.

Esencialmente, Marvell ofrece una solución competitiva para la DPU BlueField-3 de próxima generación de Nvidia en términos de capacidades de procesamiento de inteligencia artificial, que está muy por delante de la generación de productos, ya que se espera que se muestreen las primeras soluciones OCTEON 10 para fines de este año. mientras que el BF3 proyectado por Nvidia está programado para llegar en 2022.

Una nueva capacidad de la nueva familia OCTEON 10 es también la introducción de motores de procesamiento de paquetes vectoriales, que pueden aumentar el rendimiento del procesamiento de paquetes cinco veces en comparación con los procesadores escalares de la generación actual.

Como se mencionó anteriormente, la nueva familia OCTEON 10 DPU es el primer diseño de silicio anunciado públicamente con la última infraestructura IP de CPU Neoverse N2 de Arm. Habíamos informado sobre el N2 y su hermano HPC V1 hace unos meses; la esencia es que el núcleo de nueva generación es el primer núcleo Armv9 de Arm y tiene grandes ganancias de IPC del 40% en comparación con el actual N1 Kern in Arm promete CPU de servidor como Amazon Graviton2 o Ampere Altra.

Para Marvell, las mejoras de rendimiento son aún más significativas a medida que la empresa pasa de la IP de CPU interna anterior de la empresa "TX2" al núcleo N2 y promete un aumento masivo de rendimiento de un solo subproceso 3 veces mayor. A fines del año pasado, Marvell anunció que había descontinuado su propia CPU-IP a favor de los núcleos de Arms Neoverse, y hoy reiteró que la compañía planea ceñirse a la hoja de ruta de Arm en el futuro previsible, un gran respaldo a la nueva IP de Arm, que es un pequeño en contraste con otros actores de la industria como Ampere o Qualcomm.

Lo que es importante para los casos de uso de DPU es el hecho de que es una CPU Armv9 que también tiene soporte SVE2 e incluye nuevas instrucciones clave que ayudan en las capacidades de computación y aprendizaje automático. En realidad, esto sería una gran ventaja de IP sobre el diseño de DPU BlueField3 de Nvidia, que todavía "solo" contiene núcleos Cortex-A78, que son Armv8.2 +.

Marvell utiliza las opciones de configuración de caché completa para sus implementaciones N2, que son 64K de cachés L1I y L1D y 1 MB completo de L2. Sin embargo, la integración de la compañía en el SoC continúa utilizando su propia solución de red de malla interna; en un nivel muy alto, esto todavía se ve similar en las especificaciones básicas, con rutas de datos de 256 bits en la malla y también un L3 compartido con 2 MB. cache -Slices, escalando el número junto con el número central.

En términos de integración de conmutadores y rendimiento de red, Marvell incorporó un conmutador de 1 Tb / s con hasta 16 x 50G MAC; no importa, las capacidades aquí variarán según el SKU real y el diseño de chip de la familia.

En términos de casos de uso, la familia OCTEON 10 cubre una amplia gama de aplicaciones desde unidades digitales o unidades centrales 4G / 5G RAN, pasarelas frontales o incluso procesadores de descarga vRAN. En la nube y en el centro de datos, las soluciones ofrecen una amplia gama de versatilidad en términos de rendimiento de procesamiento de red y computación, mientras que la familia ofrece funciones de aceleración de seguridad y procesamiento de paquetes profundamente integradas para aplicaciones empresariales.

El primer producto y las muestras de OCTEON 10 se basarán en el diseño CN106XX con 24 núcleos N2 y 2 puertos QSFP56 de 100 GbE en un factor de forma PCIe 5.0 disponible para el cuarto trimestre.

En cuanto a especificaciones, Marvell ofrece un desglose de los diferentes diseños de la familia OCTEON 10:

Nota de diapositiva: En este contexto, el controlador DDR5 se refiere a canales de 40 bits (ECC de 32 + 8 bits). Marvell también afirma que SPECint2006 todavía está en uso debido a su importancia histórica en comparación con la generación anterior y las soluciones de la competencia: publicará estimaciones para 2017 una vez que el primer silicio esté listo.

El CN106XX es el primer diseño de chip de la familia OCTEON 10 que se lanzará con cinta y se espera que se muestreen en la segunda mitad de este año. Más allá de ese primer chip, Marvell tiene 3 diseños OCTEON 10 más en forma de CN103XX inferior con solo 8 núcleos N2 y TDP bajos de 10-25W y dos CN106XXS de mayor calidad con conectividad de red mejorada y finalmente el buque insignia DPU400 con hasta un enorme 36 núcleos N2 y con la máxima potencia informática y el máximo rendimiento para la conectividad de red. Es muy emocionante ver que el TDP solo alcanza los 60W incluso en las implementaciones más grandes, que está muy por debajo del buque insignia de la generación actual, el CN98XX Octeon TX2, que llega a 80-120W. Estas partes adicionales aún deben enmascararse y las muestras se tomarán muestras en el transcurso de 2022.

Marvell afirma ser el líder de la industria en entregas de DPU y ser ampliamente utilizado en todas las implementaciones de grandes centros de datos. Esta nueva generación de Octeon 10 ciertamente parece extremadamente agresiva desde el punto de vista tecnológico, ya que cuenta con procesos de fabricación e IP líderes que deberían dar a Marvell una ventaja notable en términos de rendimiento y eficiencia energética sobre la competencia en el mercado de DPU en rápida evolución.

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