Ranuras x16 para lograr 128 GB/s

Esta mañana, el Grupo de Interés Especial de PCI (PCI-SIG) publicó la muy esperada especificación final (1.0) para PCI Express 6.0. La próxima generación del omnipresente bus vuelve a duplicar la velocidad de datos de un carril PCIe y lo lleva a 8 GB/segundo en cada dirección, e incluso más en configuraciones de varios carriles. Con la versión final de la especificación ya ordenada y aprobada, el grupo espera que el primer hardware comercial llegue al mercado en 12 a 18 meses, lo que en la práctica significa que debería aparecer en los servidores en 2023.

PCI Express 6.0 se anunció por primera vez en el verano de 2019 y, como sugiere su nombre, es el sucesor inmediato de la especificación PCIe 5.0 actual. Habiendo establecido el objetivo de duplicar el ancho de banda de PCIe aproximadamente cada 3 años, PCI-SIG comenzó a trabajar en PCIe 6.0 casi inmediatamente después de que se completó la especificación 5.0, buscando formas de aumentar el ancho de banda de PCIe al doble una vez. El producto de estos esfuerzos de desarrollo es la nueva especificación PCIe 6.0, y aunque el grupo no cumplió su objetivo original de lanzamiento por solo unas pocas semanas para fines de 2021, hoy anuncian que la especificación se finalizó y estará disponible para los miembros. del grupo.

Como siempre, el desarrollo de una versión aún más rápida de la tecnología PCIe ha sido impulsado por la insaciable demanda de ancho de banda en la industria. La cantidad de datos que mueven las tarjetas gráficas, aceleradores, tarjetas de red, SSD y otros dispositivos PCIe aumenta constantemente, por lo que también se deben requerir velocidades de bus para alimentar estos dispositivos. Al igual que con las versiones anteriores del estándar, la demanda inmediata de una especificación más rápida proviene de los operadores de servidores que ya utilizan regularmente grandes cantidades de hardware de alta velocidad. Pero a su debido tiempo, la tecnología también debería penetrar en los dispositivos de consumo (por ejemplo, PC).

Al duplicar la velocidad de una conexión PCIe, PCIe 6.0 es una duplicación constante de las tasas de ancho de banda. Los enlaces X1 pasan de 4 GB/segundo/dirección a 8 GB/segundo/dirección, y eso aumenta hasta 128 GB/segundo/dirección para un enlace x16 completo. Para dispositivos que ya cosen una conexión con cierto ancho, el ancho de banda adicional significa un aumento significativo en los límites del bus; Para los dispositivos que aún no saturan un enlace, PCIe 6.0 ofrece la opción de reducir el ancho de un enlace, mantener el ancho de banda y, al mismo tiempo, reducir los costos de hardware.

Ancho de banda PCI Express
(Dúplex completo: GB / segundo / dirección)
Ancho de la ranuraPCIe 1.0
(2003)
PCIe 2.0
(2007)
PCIe 3.0
(2010)
PCIe 4.0
(2017)
PCIe 5.0
(2019)
PCIe 6.0
(2022)
x10,25 GB/seg.0,5 GB/seg.~ 1 GB / seg.~ 2GB/seg.~ 4GB/seg.8 GB / seg.
x20,5 GB/seg.1 GB / seg.~ 2GB/seg.~ 4GB/seg.~ 8 GB / seg.16 GB / seg.
x41 GB / seg.2 GB / seg.~ 4GB/seg.~ 8 GB / seg.~ 16 GB / seg.32 GB / seg.
x82 GB / seg.4 GB / seg.~ 8 GB / seg.~ 16 GB / seg.~ 32 GB/seg.64 GB / seg.
x164 GB / seg.8 GB / seg.~ 16 GB / seg.~ 32 GB/seg.~ 64 GB / seg.128 GB / seg.

PCI Express se lanzó por primera vez en 2003 y la versión actual 6.0 marca esencialmente la tercera revisión importante de la tecnología. Si bien PCIe 4.0 y 5.0 eran "solo" extensiones de métodos de señalización anteriores, en particular el uso continuado de la señalización 128b/130b de PCIe 3.0 con NRZ, PCIe 6.0 está llevando a cabo una revisión más significativa, probablemente la más grande en la historia del estándar. .

Con el fin de lograr una mayor duplicación del ancho de banda, PCI-SIG ha dado la vuelta por completo a la tecnología de señalización y ha pasado de la tecnología Non-Return-to-Zero (NRZ), que se utilizó desde el principio, a la modulación de amplitud de pulso. 4 (PAM4).

Como escribimos en el momento en que se anunció por primera vez el desarrollo de PCIe 6.0:

en un muy En un nivel alto, en comparación con NRZ, PAM4 saca una página del libro de jugadas MLC-NAND y duplica la cantidad de estados eléctricos que puede contener una sola celda (o en este caso, la transmisión). En lugar de la señalización convencional 0/1 alta/baja, PAM4 utiliza 4 niveles de señal para que una señal pueda codificar cuatro posibles patrones de dos bits: 00/01/10/11. Esto significa que PAM4 puede transmitir el doble de datos que NRZ sin tener que duplicar el ancho de banda de transmisión, lo que habría resultado en una frecuencia de alrededor de 30 GHz (!) para PCIe 6.0.

PAM4 en sí no es una tecnología nueva, pero hasta ahora ha sido el dominio de los estándares de red de gama ultra alta, como Ethernet 200G, donde el espacio disponible para más canales físicos es aún más limitado. Como resultado, la industria ya tiene varios años de experiencia trabajando con el estándar de señalización y, dado que sus propios requisitos de ancho de banda continúan creciendo, PCI-SIG ha decidido incorporarlo en el chasis, construyendo la próxima generación de PCIe sobre él.

La compensación por usar PAM4 es, por supuesto, el costo. A pesar de su mayor ancho de banda por Hz, PAM4 actualmente cuesta más implementarlo en casi todos los niveles, desde el PHY hasta la capa física. Es por eso que no cautivó al mundo y NRZ todavía se usa en otros lugares. La implementación masiva de PCIe, por supuesto, ayudará mucho aquí (las economías de escala aún importan mucho), pero será interesante ver dónde están las cosas dentro de unos años, cuando PCIe 6.0 esté en pleno crecimiento.

Mientras tanto, una señal PAM4 en sí misma es más susceptible que una señal NRZ debido a los estados de señal adicionales, similar a la MLC-NAND en mi analogía anterior. Por primera vez en la historia de PCIe, el estándar también recibe corrección de errores de reenvío (FEC) además de PAM4. Fiel a su nombre, la corrección de errores de reenvío es un medio para corregir errores de señal en un enlace proporcionando un flujo constante de datos de corrección de errores y ya se usa ampliamente en situaciones donde la integridad de los datos es crítica y no hay tiempo para retransmitir (como DisplayPort 1.4 con DSC). Si bien anteriormente no se requería FEC para PCIe, la fragilidad de PAM4 cambiará eso. La inclusión de FEC no debería suponer una diferencia notable para los usuarios finales, pero para PCI-SIG este es otro requisito de diseño con el que lidiar. En particular, el grupo debe asegurarse de que su implementación de FEC tenga una latencia baja pero sea razonablemente sólida, ya que los usuarios de PCIe no quieren un aumento significativo en la latencia de PCIe.

Vale la pena señalar que FEC también se combina con la verificación de redundancia cíclica (CRC) como la última capa de defensa contra errores de bits. Los paquetes que no pasan un CRC incluso después de la FEC y, por lo tanto, aún están dañados, desencadenan una retransmisión completa del paquete.

El resultado del cambio a PAM4 es que al aumentar la cantidad de datos transferidos sin aumentar la frecuencia, los requisitos de pérdida de señal no aumentan. PCIe 6.0 tiene la misma pérdida de 36 dB que PCIe 5.0, lo que significa que, si bien el estándar no define oficialmente un enlace PCIe 6.0, debería llegar hasta un enlace PCIe 5.0. Lo cual, basado en PCIe 5.0, es sin duda un alivio para proveedores e ingenieros.

Además de PAM4 y FEC, la última incorporación tecnológica importante a PCIe 6.0 es el método de codificación de la unidad de control de FLUJO (FLIT). No debe confundirse con PAM4, que está en la capa física, la codificación FLIT se usa en el nivel lógico para dividir los datos en paquetes de tamaño fijo. Al mover la capa lógica a paquetes de tamaño fijo, PCIe 6.0 puede implementar FEC y otros métodos de corrección de errores porque estos métodos requieren estos paquetes de tamaño fijo. La codificación FLIT en sí no es una tecnología nueva, pero al igual que PAM4, se toma prestada esencialmente del campo de las redes de alta velocidad, donde ya está en uso. Y de acuerdo con PCI-SIG, es una de las partes más importantes de la especificación, ya que es el elemento clave para habilitar (más) el funcionamiento de PCIe con FEC con baja latencia y permitir una sobrecarga mínima. En general, PCI-SIG considera la codificación PCIe 6.0 como un método de codificación 1b/1b, ya que la codificación de datos en sí no genera ninguna sobrecarga (sin embargo, sobrecarga en forma de paquetes FEC/CRC adicionales).

Dado que es más un elemento habilitador que una característica de la especificación, la codificación FLIT debería ser bastante invisible para los usuarios. Sin embargo, es importante tener en cuenta que PCI-SIG lo consideró lo suficientemente importante/útil como para que la codificación FLIT también se retroalimentara en cierto sentido para reducir las tasas de conexión; Tan pronto como se activa FLIT en un enlace, el enlace permanece en modo FLIT en todo momento, incluso si la velocidad del enlace se negocia a la baja. Por ejemplo, si una tarjeta gráfica PCIe 6.0 baja de 64 GT/s (PCIe 6.0) a una velocidad de 2,5 GT/s (PCIe 1.x) para ahorrar energía mientras está inactiva, la conexión en sí permanece en modo en lugar de revertir. a un enlace PCIe 1.x completo. Esto simplifica el diseño de la especificación (no hay necesidad de renegociar las conexiones más allá de la tasa de conexión) y permite que todas las tasas de conexión se beneficien de la baja latencia y la sobrecarga de FLIT.

Como siempre, PCIe 6.0 es compatible con especificaciones anteriores; por lo tanto, los dispositivos más antiguos funcionarán en hosts más nuevos y los dispositivos más nuevos funcionarán en hosts más antiguos. Además, todavía se admiten las formas de conector actuales, incluido el omnipresente conector de borde de tarjeta PCIe. Si bien el soporte para la especificación debe integrarse en las nuevas generaciones de dispositivos, la transición debería ser relativamente sencilla, al igual que con las generaciones anteriores de la tecnología.

Desafortunadamente, PCI-SIG no pudo darnos mucha información sobre lo que esto significa para las implementaciones, especialmente en los sistemas de consumo: el grupo simplemente hace el estándar, depende de los fabricantes de hardware implementarlo. Dado que el cambio a PAM4 significa que la pérdida de señal no ha aumentado para una cierta longitud de pista, la ubicación de las ranuras PCIe 6.0 debería ser conceptualmente tan flexible como la ubicación de las ranuras PCIe 5.0. Sin embargo, tenemos que esperar y ver qué desarrollan AMD e Intel en los próximos años. Ser capaz de hacer algo y hacerlo con un presupuesto de hardware de consumo no siempre es lo mismo.

En resumen, con la finalización final de la especificación PCIe 6.0 en 12 a 18 meses, PCI-SIG debería comenzar a comercializar hardware compatible con PCIe 6.0 en función de los cronogramas de adopción anteriores. En la práctica, esto significa que deberíamos ver el primer equipo de servidor el próximo año, y luego quizás uno o dos años para el equipo de consumo.

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